володіти інформацією про основні типи моделей комп’ютерних систем;
знати мови опису апаратних засобів VHDL;
ознайомлені з мовою опису апаратних засобів Verilog;
володіти технологією створення, моделювання та синтезу нових проектів з використанням мов опису апаратних засобів;
проектувати архітектуру систем та окремих вузлів використовуючи засоби HDL;
самостійно виконувати аналіз поставленої задачі, при потребі здійснити вибір необхідної моделі для опису комп’ютерної системи;
вміти створювати опис моделі комп’ютерної системи, виконувати її верифікацію, проводити синтез моделі на апаратній базі програмованих кристалів провідних світових фірм.

пререквізити:
Комп’ютерна логіка;
Програмування, ч. 1 (Основи алгоритмізації та програмування);
Комп’ютерна електроніка.

Моделювання комп’ютерних систем включає в себе вивчення мов опису апаратних засобів таких як VHDL та Verilog. Дана дисципліна містить детальний огляд призначення, використання та роботу з мовами VHDL та Verilog. Комплекс лабораторних робіт охоплює ключові аспекти мови опису апаратних засобів VHDL такі як: • оголошення сигналів, портів, процесів; • робота із циклами та умовними операторами; • функції та процедури; • моделювання системи та метод відстеження помилок. Практичні заняття включають в себе роботу зі студентами в інтерактивному форматі. Основою практичних занять є організація мислення студента для вирішення поставленої задачі. Завдання, що ставиться перед студентами на практичних заняттях, є вирішення складних задач та перевірка результатів на апаратному модулі ПЛІС фірми Altera.

1. Хомич С.В. Мови опису апаратних засобів. Курс лекцій. – Електронна бібліотека кафедри, 2005.
2. EVITA Enhanced VHDL Tutorial with Application. Rev. 2.1. Aldec Inc. – Електронна бібліотека кафедри.
3. Free Range VHDL, Bryan Mealy, Fabrizio Tappero, 2013 – p. 190

Письмові (електронні) звіти з лабораторних робіт, захист звітів, усне опитування (30%)
Підсумковий контроль (контрольний захід, екзамен): письмово-усна форма (70 %)